 |
| ▲IEEE VLSI 2025에서 진행하는 SK하이닉스 차선용 미래기술연구원장 기조연설/사진=SK하이닉스 제공/최성호기자 |
[소셜밸류=최성호 기자] SK하이닉스가 차세대 D램 시대를 여는 기술 혁신안을 세계 최고 권위의 반도체 학회에서 공식 발표했다.
일본 교토에서 열린 ‘IEEE VLSI 심포지엄 2025’에서 SK하이닉스 차선용 CTO는 10일(현지시간) 기조연설을 통해 4F² VG 플랫폼과 3D D램을 양대 축으로 한 중장기 기술 로드맵을 제시했다.
“현재의 미세공정 기술만으로는 한계에 도달했다”며 “구조와 소재의 혁신을 통해 기술의 벽을 넘겠다”는 것이 핵심 메시지다.
차 CTO는 “2010년대만 해도 20나노 기술이 D램의 끝이라는 전망이 많았다”며 “그러나 우리는 계속해서 극복했고, 이제는 더 큰 도전을 시작해야 할 시점”이라고 밝혔다.
이날 발표된 4F² VG(Vertical Gate) 플랫폼은 셀 면적을 기존 6F²에서 4F²로 줄이고, 게이트 구조를 수직으로 세운 것이 특징이다. 이를 통해 고속·고집적·저전력의 세 가지 성능을 동시에 확보할 수 있다는 설명이다. 또한 셀 회로를 셀 아래로 배치하는 웨이퍼 본딩 기술을 접목하면 전기적 특성까지 대폭 개선된다.
◇“3D D램도 본격화… 기술적 장벽 넘겠다”
기존의 평면 D램에서 벗어나, 적층형 구조의 3D D램 기술도 병행 개발한다는 방침이다. 다만 업계에서는 제조 원가 상승을 우려하고 있지만, SK하이닉스는 공정 효율화로 극복 가능하다는 입장이다.
실제로 회사 측은 4F² VG 플랫폼 도입 시 EUV 공정 대비 최대 50% 비용 절감, 다이 면적 약 30% 축소 등의 효과가 있을 것으로 기대하고 있다.
◇기술적 진화 넘어 “청년 세대의 이정표로”
차 CTO는 “이번 기술 로드맵은 단지 공정 기술의 개선이 아닌, 다음 세대 반도체 엔지니어들에게 명확한 이정표가 되기를 바란다”며 “전 세계 메모리 시장의 흐름을 선도하는 SK하이닉스의 역할을 다할 것”이라고 밝혔다.
SK하이닉스는 오는 12일 행사 마지막 날, 박주동 부사장을 통해 4F² VG 및 웨이퍼 본딩 기술을 실제 D램에 적용한 전기적 성능 개선 실험 결과도 공개할 예정이다.
[ⓒ 사회가치 공유 언론-소셜밸류. 무단전재-재배포 금지]
